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时钟(SysClk_PDL)

SysClk_PDL 组件:精确时钟分频器配置

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关于

SysClk_PDL 组件提供可编程外设时钟分频器的接口。它允许您通过指定具有容差的频率或指定分频器来配置分频器。

  • 生成可编程时钟分频器,以便与其他需要时钟的组件一起使用
  • 提供 8 位、16 位、16.5 位和 24.5 位分频器
  • 通过指定频率或分频器值来配置时钟
  • 指定时钟的频率容差
  • 与另一个可编程时钟分频器的相位对齐

SysClk_PDL 组件提供可编程外设时钟分频器的接口。它允许您通过指定具有容差的频率或指定分频器来配置分频器。

  • 生成可编程时钟分频器,以便与其他需要时钟的组件一起使用
  • 提供 8 位、16 位、16.5 位和 24.5 位分频器
  • 通过指定频率或分频器值来配置时钟
  • 指定时钟的频率容差
  • 与另一个可编程时钟分频器的相位对齐
系统时钟
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